Conception et Implémentation d’IPs pour des Applications de Traitement Signal sur FPGA. Doctorat thesis,(2022) Université de Batna 2.
| dc.contributor.author | RADJAH Fayçal | |
| dc.date.accessioned | 2023-03-20T09:35:56Z | |
| dc.date.available | 2023-03-20T09:35:56Z | |
| dc.date.issued | 12/7/2022 | |
| dc.description.abstract | Actuellement, les circuits reconfigurables à base d’FPGA avec leurs outils de synthèse haut niveau ‘’HLS’’ sont devenus une technologie très prometteuse qui sera largement utilisée dans de nombreuses applications englobant tous les aspects et exigences des systèmes embarqués. Cette thèse présente la conception de circuits électroniques de calcul de l’histogramme et de seuil de binarisation sous forme d’IPs pour la mise en œuvre d’opérations de traitement d’image morphologique incluant la segmentation, l'érosion et le filtrage linéaire. La méthode de mise en œuvre est basée sur une approche de conception matérielle/logicielle (HW/SW) utilisant des outils de synthèse de Intel-Altera (quartus, Qsys, Modelsim). La plate-forme Altera-DE2 cyclone FPGA associée à un périphérique Nios-II est utilisée pour ce travail dans lequel est connecté à un PC via une liaison JTAG. L'image capturée ou reçue via une transmission est transmise au FPGA pour subir un traitement de binarisation par la recherche d’un seuil basé sur l’histogramme. Le résultat sera ensuite renvoyé pour être affichée sur l'interface VGA ou stockée dans une base de données, en temps réel via le système réseau pour être exploité par d’autres taches. Les résultats expérimentaux démontrent la faisabilité de l'approche proposée et celle-ci peut être étendue à d'autres applications. | |
| dc.identifier.uri | http://dspace.univ-batna2.dz/handle/123456789/750 | |
| dc.publisher | University of Batna 2 | |
| dc.title | Conception et Implémentation d’IPs pour des Applications de Traitement Signal sur FPGA. Doctorat thesis,(2022) Université de Batna 2. |